Репозиторий Sisyphus
Последнее обновление: 24 июня 2019 | Пакетов: 17678 | Посещений: 14171778
en ru br
Репозитории ALT

Группа :: Engineering
Пакет: iverilog

 Главная   Изменения   Спек   Патчи   Sources   Загрузить   Gear   Bugs and FR  Repocop 

Текущая версия: 10.2-alt1
Время сборки: 22 июня 2018, 02:08 ( 52.5 недели назад )
Размер архива: 1116.84 Kb

Домашняя страница:   http://iverilog.icarus.com

Лицензия: LGPLv2.1
О пакете: Verilog simulation and synthesis tool
Описание:

Icarus Verilog is a Verilog simulation and synthesis tool. It operates
as a compiler, compiling source code written in Verilog (IEEE-1364)
into some target format. For batch simulation, the compiler can generate
an intermediate form called vvp assembly. This intermediate form is
executed by the ``vvp'' command. For synthesis, the compiler generates
netlists in the desired format. It supports the 1995, 2001 and 2005
versions of the standard, portions of SystemVerilog, and some extensions.

Текущий майнтейнер: Elvira Khabirova

Список всех майнтейнеров, принимавших участие
в данной и/или предыдущих сборках пакета:

Список rpm-пакетов, предоставляемый данным srpm-пакетом:

  • iverilog
  • iverilog-debuginfo
ACL:
     
    дизайн и разработка: Vladimir Lettiev aka crux © 2004-2005, Andrew Avramenko aka liks © 2007-2008
    текущий майнтейнер: Michael Shigorin