Репозиторий Sisyphus
Последнее обновление: 25 апреля 2019 | Пакетов: 17680 | Посещений: 13464556
en ru br
Репозитории ALT

Группа :: Engineering
Пакет: verilator

 Главная   Изменения   Спек   Патчи   Sources   Загрузить   Gear   Bugs and FR  Repocop 

Текущая версия: 3.924-alt1
Время сборки: 22 июня 2018, 02:15 ( 43.9 недели назад )
Размер архива: 1016.68 Kb

Домашняя страница:   https://www.veripool.org/wiki/verilator

Лицензия: LGPLv3 or Perl Artistic 2.0
О пакете: A fast and free Verilog HDL simulator
Описание:

Verilator is the fastest free Verilog HDL simulator, and beats most commercial
simulators. It compiles synthesizable Verilog, plus some PSL, SystemVerilog and
Synthesis assertions into C++ or SystemC code. It is designed for large projects
where fast simulation performance is of primary concern, and is especially well
suited to generate executable models of CPUs for embedded software design teams.

Текущий майнтейнер: Elvira Khabirova

Список всех майнтейнеров, принимавших участие
в данной и/или предыдущих сборках пакета:

Список rpm-пакетов, предоставляемый данным srpm-пакетом:

  • verilator
  • verilator-debuginfo
  • verilator-doc
ACL:
     
    дизайн и разработка: Vladimir Lettiev aka crux © 2004-2005, Andrew Avramenko aka liks © 2007-2008
    текущий майнтейнер: Michael Shigorin